No contexto de memórias semicondutoras, o termo RAM (Random Access Memory), memória de acesso aleatório, se refere à memórias de leitura e escrita durante a operação normal dos circuitos, em oposição às ROMs, que somente podem ser lidas. A principal desvantagem das RAMs é que elas são voláteis, ou seja, perdem seus dados se a sua alimentação elétrica é desligada. Algumas RAMs CMOS entretanto, usam uma quantidade tão pequena no modo de espera que possível sua alimentação por baterias.
ARQUITETURA DE UMA RAM
A figura a seguir mostra a arquitetura simplificada de uma RAM de 64 palavras de 4 bits. É possível idealizar uma memória como um conjunto de tantos registradores quanto forem seus endereços. No modelo e estudo, para seleção do registrador a ser usado, o código binário de 6 bits de entrada é decodificado, fornecendo uma única linha ativa em sua saída, que vai ligar o registrador endereçado.
RAM ESTÁTICA (SRAM)
As células da memória RAM estática (SRAM - Static RAM) são essencialmente Flip-Flops. As SRAMs estão disponíveis nas tecnologias bipolar, MOS e BiCMOS. A maioria das aplicações usa RAMs NMOS ou CMOS. As memórias bipolares têm a vantagem de serem mais rápidas e os dispositivos MOS têm maior capacidade e menor consumo. A figura a seguir mostra uma célula típica de uma RAM nas tecnologias bipolar e NMOS
Um exemplo de CI SRAM comercial é a RAM CMOS MCM 6264C de 8 K x 8 com tempos de ciclo de leitura e de ciclo de escritura de 12 ns e um consumo, em espera, de 100 mW. O seu símbolo lógico e tabela de modo de operação são mostrados na próxima figura.
Essa memória possui 13 linhas de entrada de endereços e 8 linhas bidirecionais de dados. As quatro entrada de controle determinam o modo de operação do dispositivo. O símbolo “&” é usado para denotar que ambas as entradas de seleção de chip (CS1 e CS2) tem que estar ativas para habilitarem o chip.
RAM DINÂMICA (DRAM)
As memórias RAMs dinâmicas ( DRAM – Dinamic RAM) são fabricadas usando tecnologia MOS e possuem altas capacidades, baixo consumo de potência e velocidade moderada de operação. Diferentemente das SRAMs, que armazenam informações em FFs, as DRAMs armazenam suas informações como cargas em pequenos capacitores MOS. Devido à tendência de fuga dessas cargas após um período de tempo, as DRAMs requerem recargas periódicas de suas células de memória. Esse processo é denominado refrescamento (refresh). Em chips modernos de DRAM, cada célula tem que ser recarregada a cada 2, 4 ou 8 ms.
ESTRUTURA E OPERAÇÃO DE UMA RAM DINÂMICA
A figura seguinte mostra a estrutura de um chip de DRAM de 16 K x 1. A arquitetura interna dessa DRAM pode ser visualizada como uma matriz de células de bit. Nesse caso, 16.384 células são organizadas em uma matriz de 128 x 128. Cada célula ocupa uma única linha e uma única coluna na matriz. Os 7 bits menos significativos do endereço, A0 a A6, selecionam a linha, e os 7 bits mais significativos, A7 a A13, selecionam a coluna. Cada endereço completo de 14 bits seleciona uma única célula.
A figura seguinte mostra uma representação simbólica de uma célula de memória dinâmica e seus circuitos associados. Esse circuito simplificado pode ser usado para descrever as idéias essenciais relacionadas à leitura e escrita de uma DRAM. As chaves SW1 e SW2 representam MOSFETs controlados pelas diversas saídas do decodificador de endereços e pelo sinal R/W. O capacitor representa a célula de armazenamento.
Para escritura de um dado na célula, os sinais do decodificador de endereço e lógica de leitura/escrita fecham as chaves SW1 e SW2, mantendo SW3 e SW4 abertas. Isso leva o dado de entrada para o capacitor C, um nível 1 na entrada carrega o capacitor, um nível 0 descarrega o capacitor. As chaves SW1 e SW2, em seguida são desligadas. Nessa situação, idealmente, o capacitor reteria indefinidamente a carga, mas as fugas intrínsecas permitem a descarga gradual do capacitor.
Na leitura do dado da célula, as chaves SW2, SW3 e SW4 são fechadas e somente SW1 é mantida aberta. Isso conecta a tensão armazenada no capacitor ao amplificador sensor. Esse amplificador compara os níveis de tensão no capacitor com valores de referência e gera uma tensão de saída bem definida de 0 V ou 5 V, respectivamente para os níveis 0 ou 1 armazenados no capacitor. A saída do amplificador também está conectada ao capacitor por meio das chaves SW4 e SW2, o que permite a restauração da carga originariamente contida no capacitor. Em outras palavras, o bit de dado da célula de memória é restaurado toda vez que é lido.
MULTIPLEXAÇÃO DAS LINHAS DE ENDEREÇOS DE DRAMs
Uma DRAM de 1 M x 4 necessita 20 linhas de endereços, a de 4 M x 1 necessita de 22 linhas de endereços. Chips de alta capacidade como esses necessitariam de muitos pinos se cada linha de endereço requeresse um pino separado. Para reduzir o número de pinos externos de DRAMs de alta densidade, os fabricantes utilizam a multiplexação em tempo das linhas de endereço, ou seja, a um determinado tempo os pinos disponíveis para sinais de endereçamento aceitam a metade inferior dos sinais de entrada, e em outro determinado tempo elas entendem os sinais nestes pinos como a metade superior das linhas de endereço de entrada.
Para ilustrar a multiplexação de linhas de endereço, será utilizado a DRAM TMS44100 da Texas Instruments, de capacidade 4 M x 1. A figura seguinte exibe seu diagrama de blocos funcional interno.
Funcionalmente essa DRAM é uma matriz de células organizada como 2048 linhas por 2048 colunas. Para acessar 4 M de endereços seriam necessários 22 pinos de endereços para as linhas (A0 a A21). Seus decodificadores de endereços internos podem ser vistos como 2 decodificadores de 11 entradas binárias para 2048 saídas decimais (211=2048), um para endereços de colunas e outro para endereços de linha. Como as linhas de endereços são multiplexadas, somente existe 11 pinos para entrada de endereços, ao invés de 22 necessários para o acesso a 4 M. As 11 linhas de endereços A0/A10 a A11/A21 são conectadas às entradas de ambos os decodificadores de endereços. O registrador de endereços de linhas armazena a metade superior (A10 a A21) das 22 linhas de endereços necessárias, e o registrador de endereços de colunas a metade inferior (A0 a A11). Duas entrads importantes de sinais de strobe controlam quando a informação de endereço é capturada. O strobe de endereço de linha (RAS- Row Address Strobe) é o clock do registrador de 11 bits de endereço de linha. O strobe de endereço de coluna (CAS- Column Address Strobe) é o clock do registrador de 11 bits de endereço de coluna.
Um endereço de 22 bits é aplicado na DRAM em duas etapas usando as entradas RASe CAS. A temporização da aplicação desses comandos de entrada para a DRAM é vista na figura que se segue. Inicialmente esses sinais estão em nível alto, inativos. No instante t0, os 11 bits do endereço de linha (A10 a A21) são aplicados nas entradas A0/A10 a A11/A21 da DRAM. Depois de decorrido o tempo de setup (tRS) do registrador de endereços de linha, a entrada RASé acionada para o nível baixo em t1. Nesse instante, os dados presentes nos pinos de endereços são internalizados no Registrador de endereços de linha e sua decodificação é feita para acionamento da linha selecionada. No instante t2, os 11 bits do endereço de linha (A0 a A11) são aplicados nas entradas A0/A10 a A11/A21 da DRAM. Depois de decorrido o tempo de setup (tCS) do registrador de endereços de coluna, a entrada CASé acionada para o nível baixo em t3. Nesse instante, os dados presentes nos pinos de endereços são internalizados no Registrado de endereços de coluna e sua decodificação é feita para acionamento único da coluna selecionada. Após isso, as duas partes do endereço foram decodificadas e a operação de leitura ou escrita pode ser realizada no endereço selecionado.
Essa DRAM não possui uma entrada de chip select (CS). Os sinais RASe CAS realizam a função de seleção do chip, já que ambos devem estar ativos em nível baixo para que os decodificadores selecionem uma célula para leitura ou escritura.
REFRESCAMENTO DE DRAMs (REFRESH)
Em DRAMs cada célula de memória deve ser refrescada periodicamente. Os fabricantes projetam chips de DRAM de modo que sempre que uma operação de leitura for realizada em uma célula, todas as células daquela linha são refrescadas.
Existem dois tipos de refresh: o refresh em rajada (burst) e o refresh distribuído. No modo de refresh de rajada, a operação normal de memória é suspensa e cada linha da DRAM e refrescada sucessivamente até que todas as linhas tenham sido reavivadas. No modo de refresh distribuído, o refrescamento é da linha é intercalado com as operações normais de memória.
O método mais universal para refrescamento de uma DRAM é o refresh apenas com RAS. Ele é realizado habilitando-se o endereço da linha com RASenquanto CAS e R/Wpermanecem em nível alto. No CI TMS44100, devido à sua arquitetura interna, como há dois bancos enfileirados numa mesma linha, ambos os bancos podem ser refrescados ao mesmo tempo, o processo então ocorre como se somente houvesse 1024 linhas, ao invés das 2048. Um contador de refresh é usado para fornecer os 10 bits de endereço para as 1024 linhas, começando em 0000000000 (linha 0). A entrada RASé pulsada em nível baixo para carregar o endereço de linha na DRAM, e isso refresca a linha 0 nos 2 bancos. O contador é incrementado e o processo é repetido até o endereço 1111111111 (linha 1023). Para o TMS 44100, um refresh por rajada pode ser completado em pouco mais de 113 microssegundos e tem que ser repetido a cada 16 milissegundos, ou menos. A figura a seguir ilustra como esse processo apenas com RASpara o CI TMS44100 ocorre.