6.1. CONCLUSÃO
Com o avanço dos processos de fabricação dos circuitos integrados, tornou-se possível agregar um maior número de transistores em uma mesma pastilha de silício. A integração de diversos componentes e a quantidade de comunicação ficam mais difíceis para gerenciar o processamento nesses sistemas. As redes em chip aparecem como uma alternativa promissora para solucionar a comunicação dos núcleos de processamento e periféricos nos processadores, além de explorarem desempenho em um contexto paralelo, com vários núcleos disponíveis.
Um dos motivos para a queda de desempenho se dá pela natureza das redes de interconexão. À medida que são intensamente usadas, contenções e atrasos de pacotes podem ocorrer, aumentando o tempo necessário para a execução de uma determinada aplicação. No mesmo sentido, é preciso que a NoC apresente uma arquitetura e uma largura de banda que privilegie a vazão de pacotes. Além disso, são necessários processadores que explorem paralelismo, para que se aproveitem os recursos disponíveis.
Durante o estudo de arquiteturas de processamento, observou-se que a plataforma IPNoSyS apresenta um aumento de desempenho significativo em relações as outras NoCs, devido a junção das funções de comunicação e processamento em um único componente, dispondo ainda de diversas unidades funcionais, comparável à processadores VLIW e superescalares.
Devido ao seu alto poder computacional, a plataforma IPNoSyS foi utilizada para executar aplicações que contém repetições, onde instruções devem ser executadas inúmeras vezes.
A adição da técnica de paralelismo software pipelining na arquitetura da IPNoSys foi dada, por meio da exploração do paralelismo à nível de instrução. A inclusão foi possível devido à plataforma possuir vários roteadores processantes, ou seja, dentro de cada um deles tem uma ULA para execução de operações entre dados e instruções do pacote.
A escolha desta técnica se deu por esta ser usada em processadores VLIW e superescalares, obtendo resultados significativos para aumento de desempenho. Ainda, a arquitetura da IPNoSyS pode ser facilmente compatível para esta técnica, devido ao grau de paralelismo que apresenta.
Os experimentos que foram realizados possuem tamanhos diversos em relação ao número de instruções, quantidade de iterações, de pacotes e dependência de dados entre instruções. Assim, puderam ser avaliadas as características da arquitetura frente ao potencial proporcionado pela técnica.
Os resultados das simulações das diversas aplicações testadas tiveram efeitos significativos. Para todos os casos de teste, a IPNoSyS com software
pipelining obteve tempo menor de execução. Com essa aceleração na
execução dessas instruções, fica claro o quanto essa técnica é eficiente ao se explorar paralelismo a nível de instrução, o quanto ela aproveita os recursos oferecidos pela arquitetura.
Deve-se destacar também o uso de mais de um programa em execução, onde se tem dois tipos de paralelismo, a nível de pacote e a nível de instrução. Nesse caso, os programas são executados ao mesmo tempo, com instruções sendo executadas paralelamente com praticamente o mesmo tempo da execução de um único programa.
6.2. TRABALHOS FUTUROS
Dentro de uma perspectiva de desenvolvimento da IPNoSys, muitas ideias podem ser trabalhadas. Entre elas, seria realizar testes e simulações com aplicações reais que possuam repetição, e avaliar o ganho dessas aplicações.
Outro possível trabalho seria comparar os resultados obtidos na IPNoSyS com software pipelining com o processador VLIW, afim de avaliar o impacto da execução nessas arquiteturas.
Outra opção seria adicionar mais ULAs nas RPUs, assim aceleraria ainda mais as execuções, e retardaria o bloqueio de pacotes no tráfego de execução.
REFERÊNCIAS
ADRIAHANTENAINA, A. SPIN: a Scalable, PacketSwitched, on-Chip Micro-
Network. Proceedings of the Conference on Design, Automationand Test.
Europe, p. 70-73. 2003.
ALMEIDA, V. A. F. MODELAGEM DE DESEMPENHO DE SISTEMAS COM
PARALELISMO PIPELINE. UFMG. Belo Horizonte / MG, p. 140. 2011.
AMARAL, D. M. Análise de Desempenho de Topologias de Rede em Chip
(NoC). UnB. Brasília, p. 99. 2008.
ARAÚJO, S. R. F. Estudo da Viabilidade do Desenvolvimento de Sistemas
Integrados baseados em Redes em Chip sem Processadores: Sistema IPNoSyS. UFRN. Natal/RN, p. 87. 2008.
ARAÚJO, S. R. F. Projeto de Sistemas Integrados de Propósito Geral
baseado em Redes em Chip - Expandindo as Funcionalidades dos Roteadores para Execução de Operações: A Plataforma IPNoSyS. UFRN.
Natal, p. 206. 2012.
BARCELOS, D. Modelo de Migração de Tarefas para MPSoCs baseados
em Redes-em-chip. UFRGS. Porto Alegre / RS, p. 92. 2008.
BENINI, L.; DE MICHELI, G. Networks on Chips: A New SoC Paradigm. IEEE Computer, [S.l.], v.35, n.1, p. 70-78, Jan. 2002.
BERGAMASCHI, R. A.; LEE, W. R. Designing Systems-on-Chip Using
Cores. In: DESIGN AUTOMATION CONFERENCE, 37., 2000, Los Angeles.
Proceedings...New York: ACM Press, 2000. 819p. p.420-425.
BINU, M.; AL, D. A Loop Accelerator for Low Power Embedded VLIW.
CODES+ISSS’04 - ACM, Sweden, 8–10 September 2004. 6.
BOGONG, S. et al. A Software Pipelining Based VLIW Architecture and
CARACA, E. A. Uma Exploração Arquitetural de Redes Intra-Chip com
Topologia Malha e Modo de Chaveamento Wormhole. PUCRS. Porto
Alegre, p. 65. 2004.
CARACA, E. A. SERVIÇOS DE COMUNICAÇÃO DIFERENCIADOS EM
SISTEMAS MULTIPROCESSADOS EM CHIP BASEADOS EM REDES INTRA-CHIP. PUCRS. Porto Alegre / RS, p. 107. 2011.
CARDIM, M. H. C. RTRASSOC51 -MÓDULO DE PIPELINE PARA UM
PROCESSADOR COM ARQUITETURA HARVARD SUPERESCALAR EMBARCADO (PAHSE). UNIVEM. Marília , p. 114. 2005.
CARDOZO, R. D. S. Redes-em-Chip de Baixo Custo. UFRGS. Porto Alegre, p. 76. 2005.
CRUZ, M. O. Roteamento em Zigue-zague para a plataforma IPNoSyS. UFRN. Natal, p. 71. 2013.
DOUILLET, A.; GAO, G. R. Software-Pipelining on Multi-Core Architectures. University of Delaware. Newark / DE, p. 10. 2007.
FERRARI, D. J. APLICAÇÃO DE LOOP PIPELINING E LOOP UNROLLING À
SÍNTESE DE ALTO NÍVEL. UFSC. FLORIANÓPOLIS / SC, p. 69. 2002.
GAO, L. et al. A Software Pipelining Algorithm in High-Level Synthesis for
FPGA Architectures. University of Illinois. Chicago, p. 6. 2009.
GONÇALVES JUNIOR, N. A. ANÁLISE E SIMULAÇÃO DE TOPOLOGIAS DE
REDES EM CHIP. Universidade Estadual de Maringá. Maringá, p. 123. 2010.
GONÇALVES JUNIOR, N. A.; GONÇALVES, R. A. L.; MARTINI, J. A. Análise
de Desempenho de Topologias para Redes em Chip. Universidade Estadual
de Maringá. Maringá / PR, p. 8. 2009.
JERRAYA, A. A.; WOLF, W. The what, why, and how of MPSoCs. In:______ (Ed.). Multiprocessor System-on-Chip. San Francisco: Morgan Kauffman, 2005. p. 1-18.
JONES, R. B.; VICK, I. H. A. Software pipelining: a comparison and
Proceedings of the 23rd Annual Workshop and Symposium. [S.l.], p. 46 - 56. 1990.
JOUPPI, N.; HENNESSY, J. Computer Technology and Architecture: An
Evolving Interaction. IEEE Computer Graphics and applications, Setembro
1991.
LI, F.; KANDEMIR, M.; KOLCU, I. Exploiting Software Pipelining for Network- on-Chip architectures. ISVLSI, Germany, 2006.
MASAYUKI, K. et al. Software Pipelining for Jetpipeline Architecture. Tohoku University. Japan, p. 8. 1977.
MATOS, D. D. S. M. Interfaces Parametrizáveis para Aplicações
Interconectadas por uma Rede em Chip. UFRGS. Porto Alegre, p. 143. 2010.
MELO, D. R. Desenvolvimento de Aplicação com Requisitos de Qualidade
de Serviço para Sistema Integrado baseado em Rede em Chip.
Universidade do Vale do Itajaí. São José / SC, p. 59. 2008.
MELO, D. R. Interface de Comunicação Extensível para a Rede-em-Chip
SoCIN. UNIVALE. Itajaí / SC, p. 90. 2012.
MORAES, F. E. A. HERMES: An Infrastructure for Low Area Overhead
Packet-Switching Networks on Chip. Integration the VLSI Journal. [S.l.], p.
69-93. 2004.
MORENO, E. I. MAPEAMENTO E ADAPTAÇÃO DE ROTAS DE
COMUNICAÇÃO EM REDES EM CHIP. PONTIFÍCIA UNIVERSIDADE
CATÓLICA DO RIO GRANDE DO SUL. Porto Alegre, p. 175. 2010.
NOBRE, C. D. A. Avaliação da Execução de Aplicações Orientadas à
Dados na Arquitetura de Redes em Chip IPNoSys. UFRN. Natal/RN, p. 60.
2012.
NOBRE, R. H. PARALELISMO COMO SOLUÇÃO PARA REDUÇÃO DE
COMPLEXIDADE DE PROBLEMAS COMBINATORIAIS. UFC. Fortaleza/CE,
PHILIPS. An Introduction to Very-Long Instruction Word Computer Architecture, 2002.
REGO, R. D. L. S. Projeto e Implementação de uma Plataforma MP-SOC
usando SystemC. UFRN. Natal, p. 142. 2006.
SAHA, A. et al. MECHANISM FOR EFFICIENT IMPLEMENTATION OF
SOFTWARE PIPELINED LOOPS IN VLIW PROCESSORS. Columbia, p. 24.
2010.
SOHI, G. S.; BREACH, S. E.; VIJAYKUMAR, T. N. Multiscalar Processors. In 25 Years ISCA: Retrospectives and Reprints. [S.l.], p. 521–532. 1998.
STALLINGS, W. Arquitetura e Organização de Computadores. 8ª edição. ed. São Paulo: Editora Prentice Hall, 2010.
VAHID, F.; GIVARGIS, T. Embedded System Design: a unified hardware/software introduction. [S.l.]: John Wiley & Sons, 2002.
VICKI, H. A. et al. Software Pipelining. ACM Computing Surveys, Vol 27, No. 3. [S.l.], p. 66. 1995.
VOLPATO, D. G. Exploração de Diferentes Níveis de Paralelismo Visando
a Redução da Área de Processadores Embarcados. UFRGS. Porto Alegre,
p. 60. 2011.
WEI, H. et al. Software Pipelining for Stream Programs on Resource Constrained Multicore Architectures. IEEE TRANSACTIONS ON PARALLEL
AND DISTRIBUTED SYSTEMS, 12 December 2012. 13.
ZEFERINO, C. A. Redes em Chip: Arquiteturas e Modelos para Avaliação
de Área e Desempenho. UFRGS. Porto Alegre, p. 242. 2003.
ZEFERINO, C. A.; SUSIN, A. A. SoCIN: A Parametric andScalable Network-
on-Chip. Proceedings of the 16 Symposium on Integrated Circuits and Systems