Identifikasjonsmetoder

A ocupação dos recursos de hardware é utilizada como referência para avaliar a área ocupada por um determinado bloco ou por um circuito composto de vários blocos. Os recursos de hardware consumidos pelo recuperador de símbolo proposto neste trabalho são apresentados na Tabela 6.5.

Tabela 6.5 – Utilização de recursos de hardware.

Fonte: O autor (2016).

Foram realizadas comparações, relacionadas à utilização de recursos de hardware, com recuperadores de símbolo apresentados em literatura. Os recursos de hardware utilizados foram avaliados através da quantidade de slices (FLOYD, 2007) ocupados na implementação de cada recuperador de símbolo. A tabela 6.6 apresenta a ocupação de hardware dos recuperadores de símbolo proposto por Jian, Nan, Jingming, e Hua (2005), Recuperador de Símbolo 1, proposto por Sciagura, Zicari, Perri e Corsonello (2007), Recuperador de Símbolo 2, e proposto neste trabalho, Recuperador de Símbolo 3.

Tabela 6.6 – Resultados comparativos de ocupação de hardware.    Recuperador _de  Símbolo ₁  Recuperador _de  Símbolo ₂  Recuperador _de  Símbolo ₃  Área       (Slices)  719  404  546  Fonte: O autor (2016).

No recuperador de símbolo 1 a implementação, realizada especificamente para atuar na modulação QPSK, teve um desempenho levemente superior ao proposto neste trabalho, conforme apresentado na Seção anterior, porém utilizou mais recursos de hardware, consumindo 719 slices.

No recuperador de símbolo 2, a implementação, realizada para atuar nas modulações M-PSK e testada na modulação QPSK, teve um desempenho levemente inferior ao proposto neste trabalho, conforme apresentado na Seção anterior, porém utilizou menos recursos de hardware, consumindo 404 slices.

O Recuperador de Símbolo 3, proposto neste trabalho, apresentou um consumo de 546 slices. Cabe salientar nesta análise que a implementação de um dispositivo em hardware leva em consideração a relação entre desempenho e área ocupada. É possível obter um excelente desempenho através de uma implementação com uma grande ocupação de área, ou ainda implementar um dispositivo ocupando minimamente a área disponível obtendo um desempenho muito inferior. A implementação deste recuperador objetivou alcançar o equilíbrio entre desempenho e utilização de recursos de hardware. Através das comparações apresentadas na Tabela 6.5 é possível observar que o resultado obtido foi intermediário, porém este recuperador atua em diferentes modulações, com diferentes densidades de informação, sem prejudicar seu desempenho.

7 Conclusão

Esta dissertação de mestrado foi viabilizada através da implementação de uma Bolsa na Modalidade Mestrado, concedida através do ao Edital MCTI/CNPq Nº 20/2013 - PNM (GM e GD), relativo ao Programa Nacional de Microeletrônica. O projeto contemplado, intitulado “Desenvolvimento de IP Core para sincronismo de símbolo e portadora na recepção de sinais de satélite no padrão DVB-RCS (Digital Video Broadcasting - Return Channel System)”, enquadra-se no contexto das demandas por autonomia tecnológica nacional nas áreas de defesa e comunicações.

A arquitetura do core recuperador de sincronismo de símbolo em conformidade com o padrão DVB-RCS proposta nesta dissertação de mestrado é composta por um interpolador cúbico, baseado na estrutura de Farrow, um detector de erro de sincronismo (TED), baseado no algoritmo de Gardner, um loop filter proporcional integral e um oscilador controlado numericamente (NCO). Os detalhes da arquitetura são apresentados no Capítulo 5.

O core recuperador de símbolo foi desenvolvido, inicialmente, através de scripts para ferramenta computacional MATLAB (MATHWORKS, 2007), utilizando aritmética de ponto flutuante. A implementação em MATLAB foi utilizada tanto para fins de prova de conceito como para balizamento da implementação do core em linguagem de descrição de hardware VHDL. O desenvolvimento em VHDL utiliza aritmética de ponto fixo.

O recuperador de símbolo implementado em FPGA atendendo os requisitos do padrão DVB-RCS, atua nas modulações QPSK, 8PSK, 16APSK e 32APSK, previstas no padrão. O desenvolvimento do core foi realizado em um formato Generic, permitindo assim que o código desenvolvido seja facilmente portado entre diferentes plataformas de hardware. Logo, o core é suportado por diferentes famílias de dispositivos FPGA, podendo, inclusive, ser utilizado em outros padrões de comunicação, não ficando limitado somente ao padrão de comunicação DVB-RCS. Da mesma forma, o core pode ser utilizado em sistemas que utilizem modulações não previstas no padrão DVB-RCS, tais como 16QAM, 32QAM, dentre outras.

A MER e a ocupação de recursos de hardware são os critérios utilizados na avaliação de desempenho do core. Simulações em VHDL e medidas em hardware em tempo real possibilitaram validar o comportamento do recuperador de símbolo e avaliar o desempenho sob diferentes cenários operacionais.

Na etapa de simulações em VHDL, dois cenários de operação foram avaliados. O primeiro, denominado “modo 1” verifica o comportamento do core sob a condição operacional em que o sinal recebido do canal de comunicação é degradado pela adição de ruído branco Gaussiano tal que SNR=30dB e sem desvio de clock, ou seja erro =0 ppm. O segundo, “modo 2”, considera a condição operacional em que o sinal recebido do canal de comunicação é degradado pela adição de ruído branco Gaussiano tal que SNR=10dB sob um desvio de clock ≈90 ppm. Os resultados de MER apresentados na Tabela 6.2 são iguais ou melhores do que os failure thresholds das respectivas modulações. Por exemplo, sob a modulação QPSK obteve-se MER=9,9768dB, sendo o failure threshold de 7 a 10dB e sob a modulação 16APSK (16QAM) obteve-se MER=18,8241dB, sendo o failure threshold de 15 a 18 dB (BROADCOM, 2012), (ETSI ETR 290, 1997).

Simulações realizadas por este autor utilizando um recuperador de símbolo implementado com interpolador linear (GARDNER, 1993), ao invés de utilizar o interpolador cúbico foco deste trabalho, obtém-se MER=29,031dB para 16APSK com SNR=30dB. Portanto a adoção do interpolador cúbico resultou em uma melhora de 4,5dB na MER.

De mesma forma, o interpolador linear resulta em MER=32,2034dB para 32APSK, com SNR=30dB. Portanto para 32APSK a adoção do interpolador cúbico também resultou em uma melhora de 4,5dB.

Os resultados de simulação VHDL são utilizados como balizador para os resultados obtidos após a implementação em hardware, que foi o foco deste trabalho.

Para a avaliação de desempenho em situação operacional real, o core do recuperador de símbolo proposto neste trabalho foi integrado ao receptor single carrier desenvolvido pela equipe do Centro de Pesquisa em Tecnologia Wireless da PUCRS. O sistema de recepção foi implementado na plataforma de desenvolvimento SCUTUM v2.0, disponível no CPTW, (CPTW, 2009). A plataforma de

desenvolvimento conta com uma FPGA da família Virtex 4 LX da empresa Xilinx (XILINX, 2010).

As medidas de hardware em tempo real validaram a implementação do core, avaliando seu desempenho através da MER. Como referência, a MER foi medida considerando os sistemas de transmissão e recepção sincronizados, ou seja, sem erro de sincronismo. A partir desta condição, erros de sincronismo e ruído do canal foram inseridos no sistema de teste. Os resultados de hardware em tempo real são coerentes com os resultados obtidos em simulações VHDL. Para o modo de operação 1, as medidas de hardware em tempo real apresentaram uma redução de desempenho médio de 6,6dB, quando comparado aos resultados de simulação VHDL. Para o modo de operação 2, a redução de desempenho médio foi de 4,5dB. Cabe observar que na implementação em hardware existem diversos fatores que não são considerados em uma simulação, os quais prejudicam a integridade do sinal, degradando assim o desempenho do recuperador. Entre eles citam-se o jitter dos geradores internos de clock da FPGA que são baseados em PLLs (NATIONAL INSTRUMENTS, 2013), a ação degradante dos blocos prévios do hardware sobre o sinal e possíveis ruídos superpostos à alimentação DC do hardware.

Ainda na etapa de medidas de hardware em tempo real avaliou-se o comportamento do intervalo fracionário para desvios de clock positivo e negativo, onde observa-se que a inserção de ruído aditivo não afeta de forma significativa o intervalo fracionário.

O desempenho do core proposto nesta dissertação foi comparado aos resultados obtidos em (JIAN et al, 2005). O recuperador proposto em (JIAN et al, 2005) apresentou MSE de 37x10-4, enquanto o recuperador proposto neste trabalho apresentou um MSE de 43x10-4. Esta situação pode ser justificada em função do recuperador referência da comparação ter sido implementado somente para modulação QPSK, podendo, desta forma, ser ajustado especificamente para as características desta modulação. Avaliando a ocupação de recursos de hardware o recuperador proposto em (JIAN et al, 2005) utilizou 719 slices, enquanto o recuperador proposto neste trabalho utilizou 546 slices, ou seja, apesar de ser especifico para a modulação QPSK o recuperador referência da comparação utilizou mais recursos de hardware do que o recuperador de símbolo apresentado neste trabalho, que é capaz de atuar sob diferentes modulações.

Quando comparado ao recuperador de sincronismo de símbolo proposto em (SCIAGURA et al, 2007) os resultados relacionados à ocupação de hardware demonstraram que o recuperador proposto neste trabalho, o qual utilizou 546 slices, ocupou uma área maior do dispositivo FPGA, do que o recuperador proposto em (SCIAGURA et al, 2007), que utilizou 404 slices. Porém, os resultados de desempenho, verificados através da SER, demonstraram que o recuperador proposto neste trabalho obteve um desempenho superior. Para Es/No = 10dB o recuperador proposto em (SCIAGURA et al, 2007) apresentou uma SER de 0,0021 enquanto o recuperador proposto neste trabalho apresentou uma SER de 0,00195. Em todas situações medidas, em comparação com o recuperador proposto em (SCIAGURA et al, 2007), o recuperador proposto neste trabalho apresentou melhor desempenho.

Os resultados destas comparações demonstraram que o recuperador de sincronismo aqui proposto alcançou um equilíbrio entre desempenho e ocupação de área no dispositivo lógico.

Em síntese, como principais contribuições deste trabalho pode-se destacar:  A definição de uma arquitetura para o recuperador de sincronismo de

símbolo que permite a portabilidade entre diferentes plataformas de hardware;

 A implementação de um core recuperador de símbolo funcional, desenvolvido em lógica programável, em conformidade com o padrão DVB-RCS;

 A avaliação do desempenho do recuperador de sincronismo de símbolo, bem como da utilização dos recursos lógicos da FPGA utilizada.

 O projeto e a implementação do core em FPGA de um recuperador de sincronismo de símbolo para o padrão DVB-RCS, disponível para o desenvolvimento de produtos tecnológicos de alto valor agregado, no âmbito da demanda pela conquista de autonomia tecnológica nacional nas áreas de defesa e comunicações.

 Por se tratar de um módulo cuja aplicação não se restringe ao padrão DVB-RCS, o core desenvolvido neste projeto poderá ser utilizado não somente em aplicações e dispositivos wireless que visem atender demandas civis, tais como provimento de banda larga a regiões remotas, e militares, em comunicações críticas para o setor de defesa nacional, como também poderá ser utilizado em qualquer outra aplicação que demande sincronização robusta.